[반도체] 12. MOSFET의 동작(3)

[반도체] 12. MOSFET의 동작(3)

MOSFET의 전달 컨덕턴스는 게이트 전압의 변화에 대한 드레인 전류에서의 변화 $\displaystyle g_{m}=\frac{\partial I_{D}}{\partial V_{GS}}$로 정의한다. 

비포화 영역에서 n채널 MOSFET가 동작하면 $$\begin{align*}g_{mL}=\frac{\partial I_{D}}{\partial V_{GS}}&=\frac{\partial}{\partial V_{GS}}\left\{\frac{W\mu_{n}C_{ox}}{2L}[2(V_{GS}-V_{T})V_{DS}-V_{DS}^{2}]\right\}\\&=\frac{W\mu_{n}C_{ox}}{L}V_{DS}\end{align*}$$ 이고 전달 컨덕턴스는 $V_{DS}$에 선형적으로 비례하나 비포화 상태에서 $V_{GS}$의 영향을 받지 않는다.

포화영역에서 n채널 MOSFET의 전류-전압 특성으로부터 $$\begin{align*}g_{ms}=\frac{\partial I_{D}}{\partial V_{GS}}&=\frac{\partial}{\partial V_{GS}}\left\{\frac{W\mu_{n}C_{ox}}{2L}(V_{GS}-V_{T})^{2}\right\}\\&=\frac{W\mu_{n}C_{ox}}{L}(V_{GS}-V_{T})\end{align*}$$ 이고 전달 컨덕턴스는 $V_{GS}$에 선형적으로 비례하며 $V_{DS}$의 영향을 받지 않는다.

MOSFET 회로의 설계에서 트랜지스터의 크기(특히 채널폭 $W$)는 중요한 공학적 설계 파라미터이다.

그동안의 해석에서 기판은 소스와 접지전위에 연결되어 있었는데 실제로 MOSFET 회로에서 소스와 기판은 소스와 다른 전위에 연결되어 있을 수 있다. 다음의 왼쪽 그림은 n채널 MOSFET와 이에 관련된 전압값들을 나타낸다.

소스 기판의 pn접합은 항상 0이거나 역방향 바이어스되어야 하며 $V_{SB}$는 항상 0보다 크거나 같아야 한다.

$V_{SB}=0$이면 위의 중간 그림처럼 $phi_{s}=2\phi_{fp}$일 때의 상태이다. $V_{SB}>0$일 때 표면은 $\phi_{s}=2\phi_{fp}$일 때 처럼 반전을 하려 하나 이들 전자들은 소스의 전자들보다 더 높은 위치 에너지를 갖기 때문에 새로 형성된 전자들은 측면으로 이동해서 소스 단자로 흘러나가게 된다. $\phi_{s}=2\phi_{fp}+V_{SB}$일 때 표면은 평형 반전상태가 되고 이 상태에 대한 에너지밴드 그림은 위의 오른쪽 그림이다. $E_{Fn}$으로 표시된 곡선은 p형 기판으로부터 역방향 바이어스된 소스 기판 접합을 거쳐 소스 단자까지 이어진 페르미 준위이다.

MOS 구조 전체에 대해 전하 중성조건을 고려하면 문턱 반점 지점에 도달하기 위해서는 금속 게이트에 대전된 양전하가 공간 전하 영역의 음전하를 상쇄해야 하는데 공간 전하의 양의 증가했기 때문에 금속 게이트에 대전되는 양전하도 증가해야 한다. 따라서 $V_{SB}>0$일 때 n채널 MOSFET의 문턱전압은 증가한다.

$V_{SB}=0$일 때 얻은 식은 $Q'_{SD}(\max)=-eN_{a}x_{dT}=-\sqrt{2e\epsilon_{s}N_{a}(2\phi_{fp})}$이고 $V_{SB}>0$일 때 공간전하 영역의 폭이 증가하고 $Q'_{SD}=-eN_{a}x_{d}=-\sqrt{2e\epsilon_{s}N_{a}(2\phi_{fp}+V_{SB})}$이다. 따라서 공간전하 밀도에서의 변화는 $$\Delta Q'_{SB}=-\sqrt{2e\epsilon_{s}N_{a}}\{\sqrt{2\phi_{fp}+V_{SB}}-\sqrt{2\phi_{fp}}\}$$ 이고 문턱상태에 이르기 위해 필요한 게이트 전압은 증가되어야 하고 문턱전압에서의 변화는 $$\Delta V_{T}=-\frac{\Delta Q'_{SD}}{C_{ox}}=\frac{\sqrt{2e\epsilon_{s}N_{a}}}{C_{ox}}\{\sqrt{2\phi_{fp}+V_{SB}}-\sqrt{2\phi_{fp}}\}$$ 이며 여기서 $\Delta V_{T}=V_{T}(V_{SB}>0)-V_{T}(V_{SB}=0)$이다. 여기서 n채널 소자의 경우 $\Delta V_{T}$가 항상 양의 값이 되기 위해서 $V_{SB}$는 항상 양의 값이어야 한다. $\displaystyle\gamma=\frac{\sqrt{2e\epsilon_{s}N_{a}}}{C_{ox}}$를 기판효과 계수라고 하고 위의 식을 $\Delta V_{T}=\gamma\left\{\sqrt{2\phi_{fp}+V_{SB}}-\sqrt{2\phi_{fp}}\right\}$로 나타낼 수 있다.

다음 그림은 인가된 $V_{SB}$의 다양한 값에 대한 $\sqrt{I_{D}(\text{sat})}-V_{GS}$ 그래프이다. 여기서 초기 문턱전압은 $V_{T0}=0.64\text{V}$이다.

MOSFET의 소신호 등가 회로는 MOSFET의 기본 구조로부터 구성되고 다음 그림은 기본적인 소자 특성 방정식을 나타내는 회로성분과 함께 트랜지스터 구조 내부에 본질적으로 존재하는 커패시터와 저항을 나타내는 모델이다.

이 모델에서 소스와 기판은 접지되어 있다고 가정한다.게이트에 연결된 커패시터 $C_{gs}$, $C_{gd}$는 각각 게이트와 소스, 드레인 단자 근처의 채널전하 사이의 상호작용을 나타내고, 나머지 두 커패시터 $C_{gsp}$, $C_{gdp}$는 기생 커패시턴스(기생 정전용량, 오버랩 커패시턴스)이다. 

드레인 오버랩 커패시턴스 $C_{gdp}$는 소자의 주파수 응답을 더 낮게 하고 $C_{ds}$는 드레인 기판 pn접합 커패시턴스, $r_{s}$, $r_{d}$는 소스와 드레인 단자들과 관련된 직렬저항이다. 소신호 채널전류는 전달 컨덕턴스를 통해 내부 게이트-소스 전압으로 조절된다.

위의 그림은 n채널 공통-소스 MOSFET의 소신호 등가회로를 나타낸 것이다. 이 등가회로에서 전압 $V'_{gs}$는 내부 게이트-소스 전압으로 채널전류를 제어하고 $C_{gsT}$와 $C_{gdT}$는 각각 게이트-소스, 게이트-드레인 사이에 존재하는 커패시턴스이다. 위 그림의 $r_{ds}$는 앞의 모델에 없는 성분이나 $I_{D}-V_{DS}$곡선의 기울기와 관련된 값이다. 이상적인 MOSFET에서는 포화 영역에서 $I_{D}$가 $V_{DS}$의 영향을 받지 않기 때문에 무한한 값을 가져야 하나 채널 길이 변조(channel length modulation) 때문에 $r_{ds}$는 유한한 값을 가진다.

위의 그림은 저주파에서 적용되는 간략화 된 소신호 등가회로이다. 저항 $r_{s}$와 $r_{d}$는 무시했기 때문에 드레인 전류는 게이트-소스 전압$V_{gs}$와 전달 컨덕턴스 $g_{m}$에 대한 값이다. 입력 게이트 임피던스는 이 간략화 된 모델에서 무한대의 값을 갖는다.

위의 그림에서 소스 저항 $r_{s}$는 트랜지스터 특성에 중요한 영향을 미칠 수 있다. 위의 그림은 간략화 된 저주파수 등가회로이고 $r_{s}$가 포함되어 있고, $r_{ds}$는 포함되어 있지 않다. 여기서 드레인 전류는 $I_{d}=g_{m}V'_{gs}$이고 $V_{gs}=V'_{gs}+g_{m}V'_{gs}r_{s}=(1+g_{m}r_{s})V'_{gs}$이므로 $\displaystyle I_{d}=\frac{g_{m}}{1+g_{m}r_{s}}V_{gs}=g'_{m}V_{gs}$이고 소스 저항 $r_{s}$는 유효전달 컨덕턴스 또는 트랜지스터 이득을 감소시킨다.

p채널 MOSFET의 등가회로는 모든 전압극성들과 전류방향들의 반대인 것을 제외하면 n채널의 등가회로와 같다. n채널 모델에서 나타난 커패시턴스와 저항도 p채널 모델에서 동일하게 나타난다. 

MOSFET에는 두 가지 주파수 제한 요소들이 있는데 그 중 하나는 채널 천이 시간이고, 다른 하나는 게이트 또는 커패시터 충전시간이다. 

실제로 채널 천이 시간은 일반적으로 MOSFET의 주파수 응답을 제한하는 요인이 되지 못한다. 다음의 그림은 $r_{s}$, $r_{d}$, $r_{ds}$와 $C_{ds}$를 무시한 소신호 등가회로이고 여기서 $R_{L}$은 부하저항이다.

이 등가회로에서 입력 게이트 임피던스는 무한하지 않고 게이트 단자로 입력되는 전류의 합은 $$I_{i}=j\omega C_{gsT}V_{gs}+j\omega C_{gdT}(V_{gs}-V_{d})$$ 이며 $I_{i}$는 입력전류이다. 비슷하게 드레인 단자로 출력되는 전류의 합은 $$\frac{V_{d}}{R_{L}}+g_{m}V_{gs}+j\omega C_{gdT}(V_{d}-V_{gs})=0$$ 이고 이 두 식들을 연립하면 $$I_{i}=j\omega\left\{C_{gsT}+C_{gdT}\left(\frac{1+g_{m}L}{1+j\omega R_{L}C_{gdT}}\right)\right\}$$ 가 되는데 이때 $\omega R_{L}C_{gdT}\ll1$이므로 무시가능하며 다음과 같이 간단하게 나타낼 수 있다. $$I_{i}=j\omega\{C_{gsT}+C_{gdT}(1+g_{m}R_{L})\}V_{gs}$$ 다음의 그림은 위 식에 의해 등가 입력 임피던스를 갖는 등가회로이고

여기서 $C_{M}$은 밀러 커패시턴스로 $C_{M}=C_{gdT}(1+g_{m}R_{L})$이다. 

드레인 오버랩(기생) 커패시턴스가 미치는 심각한 영향을 확인하자. 트랜지스터가 포화영역에서 동작할 때 $C_{gd}$는 0이 되지만 $C_{gdp}$는 0이 아니다.

차단 주파수 $f_{T}$는 소자의 전류이득의 크기가 1인 점에서의 주파수 또는 입력전류 $I_{i}$의 크기가 이상적인 부하전류 $I_{d}$와 같아질 때의 주파수로 정의한다. 위의 등가회로로부터 $I_{i}=j\omega(C_{gsT}+C_{M})V_{gs}$이고 이상적인 부하전류는 $I_{d}=g_{m}V_{gs}$이므로 전류이득의 크기는 $\displaystyle\left|\frac{I_{d}}{I_{i}}\right|=\frac{g_{m}}{2\pi f(C_{gsT}+C_{M})}$이고 따라서 차단주파수는 $\displaystyle f_{T}=\frac{g_{m}}{2\pi(C_{gsT}+C_{M})}=\frac{g_{m}}{2\pi C_{G}}$이다. 여기서 $C_{G}$는 등가 입력 게이트 커패시턴스이다.

이상적인 MOSFET에서 오버랩(기생) 커패시턴스 $C_{gsT}$나 $C_{gdp}$는 0이고 또한 트랜지스터가 포화영역에서 바이어스 될 때 $C_{gd}\approx0$이고 $C_{gs}\approx C_{ox}WL$이다. 

포화영역에 바이어스된 이상적인 MOSFET의 전달 컨덕턴스는 일정한 이동도를 가진다고 하면 $\displaystyle g_{ms}=\frac{W\mu_{n}C_{ox}}{L}(V_{GS}-V_{T})$이므로 이상적인 경우에 대한 차단주파수는 $$f_{T}=\frac{g_{m}}{2\pi C_{G}}=\frac{\frac{W\mu_{n}C_{ox}}{L}(V_{GS}-V_{T})}{2\pi(C_{ox}WL)}=\frac{\mu_{n}(V_{GS}-V_{T})}{2\pi L^{2}}$$ 이다.

참고자료:

Introduction to Semiconductor Devices, Neamen, McGraw-Hill

Semiconductor Physics and Devices 4th edition, Neamen, McGraw-Hill