[반도체] 11. MOSFET의 동작(2)

[반도체] 11. MOSFET의 동작(2)

여기서 드레인 전류 $I_{D}$, 게이트-소스 전압 $V_{DS}$, 드레인-소스 전압 $V_{DS}$ 사이의 수학적 관계를 유도할 것이다. 다음의 그림은 수학적 관계를 유도하는데 이용할 MOSFET 소자의 기하학적 구조를 나타낸 것이다.

이 해석을 위해 다음의 가정들이 필요하다.

1. 채널에서의 전류는 확산이 아닌 표동에 의해 발생한다.

2. 게이트 산화막을 통과하는 전류는 없다.

3. 경사형 채널 근사(gradual channel approximation)를 $\displaystyle\frac{\partial E_{y}}{\partial y}\gg\frac{\partial E_{x}}{\partial x}$에 이용한다. 이 근사는 $E_{x}$가 일정하다는 것(상수)을 뜻한다.

4. 모든 고정 산화막 전하는 산화막-반도체 계면에서의 등가전하 밀도이다.

5. 채널 내부에서 캐리어의 이동도는 일정하다.

옴의 법칙에 의해 $J_{x}=\sigma E_{x}$이고 여기서 $\sigma$는 채널의 전도도, $E_{x}$는 드레인-소스 전압에 의해 채널을 따라 만들어지는 전기장이다. $\sigma=e\mu_{n}n(y)$이고 여기서 $\mu_{n}$은 전자 이동도, $n(y)$는 전자 반전층에서의 전자농도이다. 

총 채널전류 $I_{x}$는 $y$와 $z$방향으로 단면적 전체에 대해 $J_{x}$를 적분하여 구한다. $\displaystyle I_{x}=\int_{y}{\int_{z}{J_{x}dz}dy}$이고 반전층의 단위 면적당 전하는 $\displaystyle Q'_{n}=-\int{en(y)dy}$이므로 $I_{x}=-W\mu_{n}Q_{n}'E_{x}$이다. 여기서 $W$는 채널의 폭으로 $z$축 방향에 대한 적분으로 발생한 값이다.

전류-전압 특성을 유도하기 위해 전하 중성 조건과 가우스 법칙을 이용한다. 다음의 그림은 $V_{GS}>V_{T}$에 대한 소자 전체의 전하밀도를 나타낸 것이다.

모든 전하들은 단위면적당 전하이고 전하 중성 조건에 의해 $Q'_{m}+Q'_{ss}+Q'_{n}+Q'_{SD}(\max)=0$이다. 반전층 전하와 공간 전하는 n채널 소자에서 음의 값을 갖는다.

가우스 법칙은 $\displaystyle\oint_{S}{\epsilon E_{n}dS}=Q_{T}$이고 여기서 적분은 폐곡면 $S$ 전체에 대한 것이고 $Q_{T}$는 표면에 의해 둘러싸인 총 전하, $E_{n}$은 표면 $S$를 가로질러 바깥으로 향하는 전기장의 법선성분이다. 이 가우스 법칙은 아래 그림에서 정의한 표면에 대해 적용할 수 있다.

표면이 폐곡면이어야 하기 때문에 $xy$평면에서 두 표면의 끝을 고려해야 하나 전기장에는 $z$성분이 없으므로 두 표면의 끝은 가우스 법칙에서 고려할 필요가 없다.

위 그림에서 1, 2로 표시된 표면을 고려하자. 경사형 채널근사로부터 $E_{x}$는 채널의 길이 방향에 대해 일정하다. 이것은 표면 2로 들어가는 $E_{x}$가 표면 1로부터 바깥으로 나가는 $E_{x}$와 같다는 것이다. 가우스 법칙의 적분은 바깥으로 향하는 전기장의 성분을 포함하기 때문에 표면 1, 2에 대한 적분의 결과는 서로 상쇄된다(적분값은 0). 면 3은 중성 p영역에 있으므로 있으므로 이 표면에서 전기장은 0이다.

따라서 표면 4만이 남게 된다. 산화막 내부의 전기장의 방향을 고려하면 $$\oint_{S}{\epsilon E_{n}dS}=-\epsilon_{ox}E_{ox}Wdx=Q_{T}$$ 이고 여기서 $\epsilon_{ox}$는 산화막의 유전율이며 폐곡면 내부의 총 전하는 $Q_{T}=\{Q'_{ss}+Q'_{n}+Q'_{SD}(\max)\}Wdx$이다. 그러면 $-\epsilon_{ox}E_{ox}=Q'_{ss}+Q'_{n}+Q'_{SD}(\max)$이고 $E_{ox}$에 대한 식을 구해야 한다.

위의 왼쪽 그림은 산화막과 채널을 표현하고 있고 소스가 접지전위에 있다고 가정한다. 전압 $V_{x}$는 채널길이를 따라 어떤 $x$점에서의 채널 내부의 전위이다. $x$에서 산화막 양단의 전위차는 $V_{GS}$, $V_{x}$및 금속-반도체 일함수의 차이에 대한 함수로 나타난다. 위의 오른쪽 그림은 $x$점에서 MOS 구조를 통한 에너지밴드 그림을 나타낸 것이다. p형 반도체 내부의 페르미 준위는 $E_{F_{p}}$이고 금속 내부의 페르미 준위는 $E_{F_{m}}$이므로 $E_{F_{p}}-E_{F_{m}}=e(V_{GS}-V_{p})$이다. 

전위장벽을 고려하면 $\displaystyle V_{GS}-V_{x}=(\phi'_{m}+V_{ox})-\left(\chi'+\frac{E_{g}}{2e}-\phi_{s}+\phi_{fp}\right)$이고 $V_{GS}-V_{x}=V_{ox}+2\phi_{fp}+\phi_{ms}$로 나타낼 수 있다. 여기서 $\phi_{ms}$는 금속-반도체 일함수의 차이이고 반전상태에 대해 $\phi_{s}=2\phi_{fp}$이다. 

산화막 내부의 전기장은 $\displaystyle E_{ox}=\frac{V_{ox}}{t_{ox}}$이고 위의 식들을 결합하면 $$\begin{align*}-\epsilon_{ox}E_{ox}&=-\frac{\epsilon_{ox}}{t_{ox}}\left\{(V_{GS}-V_{x})-(\phi_{ms}+2\phi_{fp})\right\}\\&=Q'_{ss}+Q'_{n}+Q'_{SD}(\max)\end{align*}$$ 이고, $$I_{x}=-W\mu_{n}C_{ox}\frac{dV_{x}}{dx}\{(V_{GS}-V_{x})-V_{T}\}$$ 이다. 여기서 $\displaystyle E_{x}=-\frac{dV_{x}}{dx}$이고 $V_{T}$는 문턱전압이다.

채널길이 전체에 대해 위의 $I_{x}$를 적분하면 $$\int_{0}^{L}{I_{x}dx}=-W\mu_{n}C_{ox}\int_{V_{x}(0)}^{V_{x}(L)}{\{(V_{GS}-V_{T})-V_{x}\}dV_{x}}$$ 이고 이동도 $\mu_{n}$은 일정하다고 가정한다. n채널 소자에 대해, 드레인 전류는 드레인 단자로 들어가고 전체 채널 길이를 따라 일정하다. $I_{D}=-I_{x}$라고 하면 위의 적분식은 $\displaystyle I_{D}=\frac{W\mu_{n}C_{ox}}{2L}\{2(V_{GS}-V_{T})V_{DS}-V_{DS}^{2}\}$이고 $V_{GS}\geq V_{T}$와 $0\leq V_{DS}\leq V_{DS}(\text{sat})$일 때 이용할 수 있다.

위의 식을 다음과 같이 나타낼 수 있다. $$I_{D}=\frac{k_{n}'}{2}\frac{W}{L}\{2(V_{GS}-V_{T})V_{DS}-V_{DS}^{2}\}=K_{n}\{2(V_{GS}-V_{T})V_{DS}-V_{DS}^{2}\}$$ 다음의 그림은 $V_{GS}$의 몇몇 값들에 대한 $I_{D}-V_{GS}$그래프이다.

$\displaystyle\frac{\partial I_{D}}{\partial V_{DS}}=0$으로부터 전류가 최댓값을 가질 때의 $V_{DS}$를 구할 수 있다. 위의 식에서 $V_{DS}=V_{GS}-V_{T}$일 때 전류가 최대이다. 이 $V_{DS}$값은 $V_{DS}(\text{sat})$로 포화가 일어나는 지점이다. $V_{DS}>V_{DS}(\text{sat})$에 대해 이상적인 드레인 전류는 일정하고 $\displaystyle I_{D}(\text{sat})=\frac{W\mu_{n}C_{ox}}{2L}\{2(V_{GS}-V_{T})V_{DS}(\text{sat})-V_{DS}^{2}(\text{sat})\}$이다. 이 식을 $V_{GS}-V_{T}$를 이용하여 나타내면 $\displaystyle I_{D}(\text{sat})=\frac{W\mu_{n}C_{ox}}{2L}(V_{GS}-V_{T})^{2}$이고 $V_{DS}\geq V_{DS}(\text{sat})$에 대해 이용할 수 있으며 다음과 같이 나타낼 수 있다. $$I_{D}=\frac{k_{n}'W}{2L}(V_{GS}-V_{T})^{2}=K_{n}(V_{GS}-V_{T})^{2}$$ 식 $\displaystyle I_{D}=\frac{W\mu_{n}C_{ox}}{2L}\{2(V_{GS}-V_{T})V_{DS}-V_{DS}^{2}\}$은 $0\leq V_{DS}\leq V_{DS}(\text{sat})$에 대해 비포화영역에서의 n채널 MOSFET에 대한 이상적인 전류-전압 관계식이고, 식 $\displaystyle I_{D}(\text{sat})=\frac{W\mu_{n}C_{ox}}{2L}(V_{GS}-V_{T})^{2}$는 $V_{DS}\geq V_{DS}(\text{sat})$에 대해 포화영역에서의 n채널 MOSFET에 대한 이상적인 전류-전압 관계식이다.

이 식들은 n채널 증가형 소자에 대해서 유도된 것이고 공핍형 소자에 대해서도 똑같은 형태의 방정식을 얻는데 이때의 문턱전압 $V_{T}$의 값은 음이다.

이동도와 문턱전압 파라미터들을 실험적으로 결정하기 위해 위의 결과들을 이용할 수 있다. 위의 결과로부터 매우 작은 $V_{DS}$값들에 대해 $\displaystyle I_{D}=\frac{W\mu_{n}C_{ox}}{L}(V_{GS}-V_{T})V_{DS}$이고 그 그래프는 다음과 같다.

위의 왼쪽 그림은 일정한 $V_{DS}$에 대해 $V_{GS}$에 대한 $I_{D}$의 그래프이다. 이 그래프의 직선은 점들과 거의 일치하고 낮은 $V_{GS}$값에서의 편차는 문턱전압 아래(subthreshold) 전도성 때문이며, 높은 $V_{GS}$값에서의 편차는 게이트 전압의 영향에 의한 이동도의 변화 때문이다. 전류가 0이 되도록 직선을 연장하면 문턱전압을 얻고 그 기울기는 반전 캐리어 이동도에 비례한다. 

위의 오른쪽 그림은 식 $\displaystyle\sqrt{I_{D}(\text{sat})}=\sqrt{\frac{W\mu_{n}C_{ox}}{2L}}(V_{GS}-V_{T})$에 대한 그래프이다. 

p채널 소자의 전류-전압 관계는 n채널 소자와 같은 방법으로 구할 수 있다. 다음 그림은 p채널 증가형 MOSFET을 나타낸 것이다. 주의할 점은 전압의 극성과 전류방향이 n채널 소자와 반대라는 점과 이 소자에 대한 변경된 첨자표기이다.

위 그림에서 전류 방향에 대한 비포화 영역($0\leq V_{SD}\leq V_{SD}(\text{sat})$)으로 바이어스된 p채널 MOSFET의 전압-전류 관계는 $\displaystyle I_{D}=\frac{W\mu_{p}C_{ox}}{2L}\{2(V_{SG}+V_{T})V_{SD}-V_{SD}^{2}\}$이고 이 식은 $0\leq V_{SD}\leq V_{SD}(\text{sat})$에서 타당하며 다음과 같이 나타낼 수 있다. $$I_{D}=\frac{k'_{p}W}{2L}\{2(V_{SG}+V_{T})V_{SD}-V_{SD}^{2}\}=K_{p}\{2(V_{SG}+V_{T})V_{SD}-V_{SD}^{2}\}$$ 여기서 $K_{p}$는 p채널 소자의 전도변수로 $\displaystyle K_{p}=\frac{W\mu_{p}C_{ox}}{2L}=\frac{Wk_{p}'}{2L}$이다.

트랜지스터가 포화영역으로 바이어스 되어 있을 때의 전류-전압 관계는 $\displaystyle I_{D}(\text{sat})=\frac{W\mu_{p}C_{ox}}{2L}(V_{SG}+V_{T})^{2}$이고 $V_{SD}\geq V_{SD}(\text{sat})$에서 타당하며 다음과 같이 나타낼 수 있다. $$I_{D}=\frac{k_{p}'W}{2L}(V_{SG}+V_{T})^{2}=K_{p}(V_{SG}+V_{T})^{2}$$ 소스-드레인 포화전압은 $V_{SD}(\text{sat})=V_{SG}+V_{T}$이고, p채널 MOSFET의 문턱전압 $V_{T}$는 증가형 소자에서 음의 값을, 공핍형 소자에서 양의 값을 갖는다.

n채널 MOSFET	p채널 MOSFET
전도 지점: $V_{DS}(\text{sat})=V_{GS}-V_{T}$ 비포화 바이어스($V_{DS}\leq V_{DS}(\text{sat})$): $I_{D}=K_{n}\{2(V_{GS}-V_{T})V_{DS}-V_{DS}^{2}\}$ 포화 바이어스($V_{DS}\geq V_{DS}(\text{sat})$): $I_{D}=K_{n}(V_{GS}-V_{T})^{2}$	전도 지점: $V_{SD}(\text{sat})=V_{SD}+V_{T}$ 비포화 바이어스($V_{SD}\leq V_{SD}(\text{sat})$) $I_{D}=K_{p}\{2(V_{SG}+V_{T})V_{SD}-V_{SD}^{2}\}$ 포화 바이어스($V_{SD}\geq V_{SD}(\text{sat})$) $I_{D}=K_{p}(V_{SG}+V_{T})^{2}$

             

참고자료:

Introduction to Semiconductor Devices, Neamen, McGraw-Hill

Semiconductor Physics and Devices 4th edition, Neamen, McGraw-Hill