[반도체] 7. 기본적인 MOSFET의 성질(1)

[반도체] 7. 기본적인 MOSFET의 성질(1) 

다음의 그림은 MOSFET의 핵심인 금속-산화막-반도체 커패시터의 구조를 나타낸 것이다.

대부분의 경우 금속 대용으로 다결정 실리콘, 알루미늄 등의 다른 금속들을 사용할 수 있는데 여기서는 '금속'이라는 용어를 사용한다. 이 그림에서 \(t_{\text{ox}}\)는 산화막의 두께, \(\epsilon_{\text{ox}}\)는 산화막의 유전율이다. MOSFET 구조의 물리적 특성을 쉽게 이해하기 위해 간단한 평행판 MOS 커패시터를 생각하자. 다음의 왼쪽 그림은 평행판 커패시터로 위는 음의 전하, 아래는 양의 전하이고, 절연체에 의해 두 평판이 분리되어 있다.

이 구조에 대한 단위면적당 커패시턴스는 \(\displaystyle C'=\frac{\epsilon}{d}\)(\(\epsilon\)은 절연체의 유전율, \(d\)는 두 평행판 사이의 거리)이고 각 평판에서 단위면적당 전하량의 크기는 \(Q'=C'V\)(프라임(') 표시는 단위면적당 전하 또는 커패시턴스), 전기장의 크기는 \(\displaystyle E=\frac{V}{d}\)이다. 

위의 중간 그림은 p형 반도체 기판을 가진 MOS 커패시터, 오른쪽 그림은 음으로 가해진 게이트 전압에 따른 MOS커패시터에서의 전하의 평형상태 분포이다. 산화막-반도체 접합에서의 정공 축적층은 MOS 커패시터 하단 평판상의 양전하이다.

다음의 왼쪽 그림은 MOS 커패시터에 위 그림에서 나타낸 전압의 극성을 반대로 한 경우를 나타낸 것이다.

이때 상단금속판에는 양의 전하가 존재하고 유도된 전기장은 반대방향이 된다. 위의 오른쪽 그림은 양으로 가해진 게이트 전압에 따른 MOS 커패시터에서의 전하의 평형상태 분포를 나타낸 것이다.

위의 그림은 다양한 게이트 전압에서의 p형 기판을 가진 MOS 커패시터의 에너지밴드 그림이고 왼쪽 그림은 MOS 소자에 0의 게이트 전압을 인가했을 때 이상적인 경우이고 이 상태를 평탄대라고 한다. 중간 그림은 음의 전압이 상단 금속 게이트에 인가되었을 때의 p형 기판을 가진 MOS 커패시터의 에너지 밴드 그림(정공이 축적됨), 오른쪽 그림은 양의 전압이 상단 금속 게이트에 인가되었을 때의 MOS 커패시터의 에너지밴드 그림이다(pn접합과 유사한 공간전하 영역). 오른쪽 그림에서 \(x_{d}\)는 유도된 공간전하폭이다. 

다음 그림은 MOS 커패시터에서 더 큰 음의 전하가 가해져서 더 큰 공간전하 영역과 더 큰 대역의 휘어짐을 나타낸 것이다.

페르미 준위로부터 산화막-반도체 계면 근처의 반도체 표면이 n형이다. 충분히 큰 양의 게이트 전압을 인가해 반도체 표면을 p형에서 n형으로 바뀌고 산화막-반도체 계면에는 전자의 반전층(inversion layer)이 유도된다. 

위 내용들은 p형 반도체 기판을 가진 MOS 커패시터의 구조에 대한 내용이고 n형 반도체 기판을 가진 MOS 커패시터에 대해서도 이와 비슷한 유형의 에너지밴드 그림을 그릴 수 있다.

위의 왼쪽 그림은 상단 게이트 단자에 양의 전압을 인가했을 때의 MOS 커패시터 구조를 나타낸 것이고 이때 n형 반도체 내부에 양의 공간전하 영역이 유도된다. 오른쪽 그림은 음의 전압을 상단 게이트에 인가한 경우로 n형 반도체 내부에 양의 공간전하 영역이 유도된다.  

다음 그림은 n형 기판을 갖는 MOS 커패시터에 대한 에너지밴드 그림을 나타낸 것이다.

위의 왼쪽 그림은 게이트에 양의 전압이 가해져서 전자의 축적층이 형성된 경우를 나타낸 것이고, 가운데 그림은 인가된 음의 게이트 전압에 의해 유도된 양의 공간전하 영역을 나타낸 것이고 반도체 내부의 전도대와 가전자대는 계면에서 위로 휘어진다, 오른쪽 그림은 더 큰 음의 전압이 게이트에 인가되어 전도대와 가전자들이 더 휘어져 산화막-반도체 계면 근처의 반도체 표면이 p형임을 나타낸다. 충분히 큰 음의 전압을 MOS 커패시터의 게이트에 인가해서 반도체 표면을 n형에서 p형으로 반전되고, 계면에는 정공의 반전층이 유도된다.

산화막-반도체 계면 근처에 유도된 공간전하 영역의 폭을 구해야 한다. 다음 그림은 p형 반도체 기판과 산화막 계면 근처에 유도된 공간전하 영역을 나타내고

전위 \(\phi_{fp}\)는 \(\displaystyle e\phi_{fp}=E_{F}-E_{Fi}=-kT\ln\frac{N_{a}}{n_{i}}\), \(\displaystyle \phi_{fp}=-V_{t}\ln\frac{N_{a}}{n_{i}}\)로 주어지고 여기서 \(N_{a}\)는 억셉터의 도핑농도, \(n_{i}\)는 진성 캐리어 농도, \(V_{t}\)는 열전압이다. 

전위 \(\phi_{s}\)는 표면전위(surface potential)로 벌크 반도체에서 측정된 \(E_{Fi}\)와 \(E_{Fi}\)사이의 차(단위: \(\text{V}\))로 공간전하층 양단의 전위차이다. 일방형(단방향) pn접합에서와 유사하게 공간전하폭은 \(\displaystyle x_{d}=\sqrt{\frac{2\epsilon_{s}\phi_{s}}{eN_{a}}}\)이고 여기서 \(\epsilon_{s}\)는 반도체의 유전율이다. 이 식은 계단 공핍근사(abrupt depletion approximate)를 적용해서 구한 것이다.

다음 그림은 \(\phi_{s}=2\phi_{fp}\)의 경우에 대한 에너지밴드를 나타낸 것이다.

위의 그림을 보면 \(E_{Fi}\)와 \(E_{F}\)가 교차하는 지점이 있다. 그 지점을 문턱 반전 지점(threshold inversion point)라고 하고, 이 상태가 생성되기 위한 문턱전압(threshold voltage)이라고 한다. 게이트 전압이 문턱전압보다 크면 표면에서의 전도대는 페르미 준위에 약간 더 근접하여 휘어지고, 표면에서의 전도대 내부 전하는 게이트 전압과 약간의 상관관계만을 갖는다. 최대 공간전하폭 \(x_{dT}\)는 위의 \(x_{d}\)식에서 \(\phi_{sT}=2\phi_{fp}\)인 경우이고 \(\displaystyle x_{dT}=\sqrt{\frac{4\epsilon_{s}\phi_{fp}}{eN_{a}}}\)이다.

n형에 대해서도 같은 형태의 결과를 얻고, 다음의 그림은 n형 기판을 가진 문턱전압에서의 에너지밴드의 그림이며

\(\displaystyle e\phi_{fn}=E_{F}-E_{Fi}=kT\ln\frac{N_{d}}{n_{i}}\), \(\displaystyle\phi_{fn}=V_{t}\ln\frac{N_{d}}{n_{i}}\), 최대 공간전하폭은 \(\displaystyle x_{dT}=\sqrt{\frac{4\epsilon_{s}\phi_{fn}}{eN_{d}}}\)이다. 여기서 \(\phi_{fs}\), \(\phi_{fn}\)은 항상 양의 값이라고 가정한다. 다음 그림은 \(T=300\text{K}\)에서 실리콘의 도핑농도에 따른 \(x_{dT}\)의 그래프를 나타낸 것이다.

전도대에서 전자농도는 \(\displaystyle n=n_{i}e^{\frac{E_{F}-E_{Fi}}{kT}}\)이고, p형 반도체 기판에서 반전 전하 밀도는$$n_{s}=n_{i}e^{\frac{e(\phi_{fp}+\Delta\phi_{s})}{kT}}=n_{i}e^{\frac{\phi_{fp}+\Delta\phi_{s}}{kT}}=n_{i}e^{\frac{\phi_{fp}}{V_{t}}}e^{\frac{\Delta\phi_{s}}{V_{t}}}$$이고 \(\Delta\phi_{s}\gg2\phi_{fp}\)일 때 \(\displaystyle n_{st}=n_{i}e^{\frac{\phi_{fp}}{V_{t}}}\)로 나타낼 수 있으며 \(n_{st}\)는 문턱 반전 지점에서 표면 전하 밀도이다. 반전 전하 밀도는 \(\displaystyle n_{s}=n_{st}e^{\frac{\Delta\phi_{s}}{V_{t}}}\)이다. 다음 그림은 문턱 반전 전하 밀도 \(n_{st}=10^{16}\text{cm}^{-3}\)일 때 표면 전위 함수에 대한 반전 전하 밀도의 그래프를 나타낸 것이다.

전기장은 전위의 변화율에 비례하고\(\displaystyle\left(\mathcal{E}=-\frac{d\phi}{dx}\right)\) 전자의 에너지는\(E=-e\phi\)이므로 전기장과 에너지 사이의 관계는 \(\displaystyle\mathcal{E}=\frac{1}{e}\frac{dE}{dx}\)이다.

기호

정의

1.\(\phi_{fn},\,\phi_{fp}\) 2.\(\phi_{m}\) 3.\(\phi'_{m}\) 4.\(\phi_{ms}\) 5.\(\phi_{s}\) 6.\(\phi_{s0}\) 7.\(\chi\) 8.\(\chi'\) 9.\(x_{dT}\) 10.\(C_{ox}\) 11.\(Q'_{m}\) 12.\(Q'_{n}\) 13.\(Q'_{SD}\) 14.\(Q'_{ss}\) 15.\(V_{FB}\) 16.\(V_{ox}\) 17.\(V_{ox0}\) 18.\(V_{TN},\,V_{TP}\)

1. n형, p형 반도체에서 \(E_{F}\)와 \(E_{Fi}\)의 차이(단위: \(\text{V}\)) 2. 금속에서 진공 준위까지의 일함수 3. 금속에서 \(\text{SiO}_{2}\)까지의 일함수 4. 금속과 반도체 일함수의 차이 5. 반도체 계면의 전위 6. 바이어스 되지 않았을 때의 반도체 계면 전위 7. 반도체에서 진공 준위까지의 전자 친화력 8. 반도체에서 \(\text{SiO}_{2}\)까지의 전자 친화력 9. 공핍 영역의 최대 넓이 10. 단위 면적당 산화물의 커패시턴스 11. 금속의 전하 밀도 12. 반전 전하 밀도 13. 공핍 영역에서의 최대 전하 밀도 14. 산화물 내의 등가 포획 전하 15. 밴드 평탄화 전압 16. 산화물에 걸리는 전압 17. 바이어스 되지 않았을 때 산화물에 걸리는 전압 18. n채널, p채널 MOSFET에서의 문턱 전압

다음의 왼쪽 그림은 진공준위에 대한 금속, \(\text{SiO}_{2}\)및 실리콘에서의 에너지 준위를 나타낸 것이고 여기서 \(\phi_{m}\)은 금속의 일함수, \(\chi\)는 전자 친화력, \(\chi_{i}\)는 산화막의 전자 친화력(\(\text{SiO}_{2}\)의 경우 \(\chi_{i}=0.9\text{V}\))이다.

위의 오른쪽 그림은 게이트 전압이 \(0\text{V}\)일 때 전압이 인가된 전체 MOS 구조의 에너지밴드 그림을 나타낸 것이다. 페르미 준위는 열적 평형상태에서 일정한 값을 갖고, \(\phi'_{m}\)을 수정된 금속의 일함수로 정의할 수 있고, 이 값은 금속으로부터 \(\text{SiO}_{2}\)의 전도대역으로 전자를 주입하는데 요구되는 전위이다. 마찬가지로 \(\chi'\)을 수정된 전자 친화력으로 정의한다. \(\phi_{s0}\)는 이 경우에 대한 표면전위이다.

금속측의 페르미 준위로부터 반도체측의 페르미 준위까지의 에너지를 합하면$$e\phi_{m}'+eV_{ox0}=e\chi'+\frac{E_{g}}{2}-e\phi_{s0}+e\phi_{fp}$$이고 이 식을 \(\displaystyle V_{ox0}+\phi_{s0}=-\left\{\phi'_{m}-\left(\chi'+\frac{E_{g}}{2e}+\phi_{fp}\right)\right\}\)로 나타낼 수 있으며 \(\displaystyle\phi_{ms}=\left\{\phi'_{m}-\left(\chi'+\frac{E_{g}}{2e}+\phi_{fp}\right)\right\}\)는 금속-반도체 간의 일함수의 차이다. 

산화막 위에 고농도로 도핑된 다결정 실리콘을 증착해서 금속 게이트로서 사용한다. 아래의 왼쪽 그림은 n+다결정 실리콘 게이트와 p형 기판을 가진 MOS 커패시터의 에너지밴드 그림을, 오른쪽 그림은 p+다결정 실리콘 게이트와 p형 실리콘 기판에 대한 에너지밴드 그림을 각각 나타낸 것이다.

고농도로 도핑된 다결정 실리콘에서 n+의 경우에 대해 \(E_{F}=E_{v}\)라고 가정한다. n+다결정 실리콘 게이트에 대해 금속-반도체 일함수 차는$$phi_{ms}=\left\{\chi'-\left(\chi'+\frac{E_{g}}{2e}+\phi_{fp}\right)\right\}=-\left(\frac{E_{g}}{2e}+\phi_{fp}\right)$$이고, p+다결정 실리콘 게이트에 대해서는$$\phi_{ms}=\left\{\left(\chi'+\frac{E_{g}}{e}\right)-\left(\chi'+\frac{E_{g}}{2e}+\phi_{fp}\right)\right\}=\left(\frac{E_{g}}{2e}-\phi_{fp}\right)$$이다. MOS커패시터에서 p형 기판을 고려했지만 n형 기판을 가질 수있다. 다음의 그림은 음의 전압이 게이트에 인가될 때 금속 게이트와 n형 반도체 기판을 가진 MOS 커패시터의 에너지밴드 그림을 나타낸 것이다.

이 경우 금속-반도체 일함수의 차이는 \(\displaystyle\phi_{ms}=\phi_{m}'-\left(\chi'+\frac{E_{g}}{2e}-\phi_{fn}\right)\)이고 여기서 \(\phi_{fn}\)은 양의 값이다. n+와 p+ 다결정 실리콘 게이트에 대해서도 유사한 표현식을 얻을 수 있다.

다음 그림은 다양한 유형의 게이트에 대해 반도체 도핑의 함수로 일함수의 차이를 나타낸 것이다.

다결정 실리콘 게이트들에 대한 \(\phi_{ms}\)의 크기가 앞에서 구한 식에서 예측한 것보다 다소 크다. 이 차이는 페르미 준위가 n+게이트에 대해서는 전도대 에너지와 같지 않기 때문이고, p+게이트에 대해서는 가전자대의 에너지와 같지 않기 때문이다.

참고자료:

Introduction to Semiconductor Devices, Neamen, McGraw-Hill

Semiconductor Physics and Devices 4th edition, Neamen, McGraw-Hill