Loading [MathJax]/jax/output/HTML-CSS/jax.js

반응형

17. FET 전압 분배기 회로, 공통 게이트 회로, 소스 폴로워(공통 드레인) 회로



전압 분배기 회로:

이 전압분배기 회로의 해석은 바이패스 커패시터가 있는 경우에는 고정 바이어스 회로, 없는 경우에는 자기 바이어스 회로의 해석과 같다. 단 RG=R1||R2이다.


공통 게이트 회로:

1. FET의 출력저항이 인 경우:  

Vgs=VgVs=0Vi=Vi, Vo=gmVgsRD=gm(Vi)RD=gmRDVi이므로 Av=VoVi=gmRDViVi=gmRD이다.

Vi=(Ii+gmVgs)RS=IiRSgmViRS이므로 Zi=ViIi=RS1+gmRS=RS||1gm이고 Zo를 구하기 위해 

Vi=0이라 하면 Vgs=0이 되어 Zo=RD이다.


2. FET의 출력저항(rd)을 고려한 경우:

Vo=(gmVgs+VoVird)RD=gmRD(Vi)VordRD+VirdRD에서 Vo(1+RDrd)=(gmRD+RDrd)Vi이고 Av=gmRD+RDrd1+RDrd=RD(1+gmrd)rd+RD이다.

Vi=(Ii+gmVgs+VoVird)RS=(IigmVi+Vi(VoVi1)rd)RS이고VoVi1rd=Av1rd=RD+gmrdRDRDrdrd+RD1rd=gmRD1rd+RD이므로 Vi(1+gmRSgmRD1RD+rdRS)=IiRS이고Zi=ViIi=RS1+gmRSgmRD1rd+RDRS=RS1+gm(rd+RD)gmRD+1rd+RDRS=RS1+1+gmrdrd+RDRS=RS||(rd+RD1+gmrd)=RS||Zi(Zi=rd+RD1+gmrd)이다. 


3. 밀러 정리를 이용하여 해석:

위의 회로는 공통 게이트 회로에서 밀러정리를 적용한 회로이다. Vo=(AvAv1||RD)(gmVgs)식에서 Vgs=Vi임을 이용해 Av를 구하고 Vi=[RS||rd1Av](Ii+gmVgs)식에서 Zi=ViIi를 구한다. 여기서 rd1Av=rd+RD1gmRD이고 Zo는 원래의 회로에서 

Vi=0으로 놓고 구한다.(Vi=0이여서 전압이득 Av를 정의할 수 없기 때문).


소스 폴로워(공통 드레인) 회로:

Vgs=VgVs=ViVo, Io=gmVgs+Vord이므로 Vo=IoRS=(gmVgsVord)RS=(gmVigmVoVord)RS, Vo[1+(gm+1rd)RS]=gmRSVi이고Av=VoVi=gmRS1+(gm+1rd)RS=gmrdRSrd+gmrdRS+RS=gmrdRSRS+rd1+gmRSrdRS+rd=gm(RS||rd)1+gm(RS||rd)Zi=RG이고

Zo를 구하기 위해 Vi=0이라 하자. 그러면 Vgs=VgVs=ViVs=Vs=Vx이고 Ix=VxrdgmVgs+VxRS=Vx(1rd+gm+RS)이므로 Zo=VxIx=11rd+gm+1RS=rd||1gm||RS이다.


참고자료:

Electronic Devices and Circuit Theory 11th edition, Boylestad, Nashelsky, Pearson

http://mathphysics.tistory.com/343?category=657109 

반응형
Posted by skywalker222