[반도체] 18. JFET, MESFET(2)

[반도체] 18. JFET, MESFET(2)

다음은 JFET의 이상적인 DC전류-전압 관계를 유도하는 과정이다. 미리 결과를 보자면 $\displaystyle I_{D}=I_{DSS}\left(1-\frac{V_{GS}}{V_{p}}\right)^{2}$이고 여기서 $I_{DSS}$는 $V_{GS}=0$일 때의 포화전류이다.

JFET의 이상적인 전류-전압 관계식은 옴의 법칙에서 유도된다. 위의 그림은 n채널 JFET의 기하학적 구조이다. 

채널 내부의 $x$점에서 미분저항은 $\displaystyle dR=\frac{\rho}{A(x)}dx$이고 여기서 $\rho$는 비저항, $A(x)$는 단면적이다. 만약 n채널에서 소수 캐리어 정공을 무시할 때의 채널 비저항은 $\displaystyle\rho=\frac{1}{e\mu_{n}N_{d}}$이다. 단면적은 $A(x)=\{a-h(x)\}W$이고 여기서 $W$는 채널폭이다. 그러면 $\displaystyle dR=\frac{1}{e\mu_{n}N_{d}\{a-h(x)\}W}dx$이고 $dx$에 대한 미분전압은 $dV(x)=I_{D1}dR(x)$이며 여기서 드레인 전류 $I_{D1}$은 채널을 통한 상수이다. 위의 결과들을 종합하면 $\displaystyle dV(x)=\frac{I_{D1}}{e\mu_{n}N_{d}W\{a-h(x)\}}dx$또는 $I_{D1}dx=e\mu_{n}N_{d}W\{a-h(x)\}dV(x)$이고 $\displaystyle h(x)=\sqrt{\frac{2\epsilon_{s}\{V(x)+V_{bi}-V_{GS}\}}{eN_{d}}}$이며 $V(x)$는 드레인-소스 전압에 기인한 채널에서의 전위이다. $h(x)$식을 $V(x)$에 대한 식으로 나타내고 미분을 하면 $\displaystyle dV(x)=\frac{eN_{d}h(x)}{\epsilon_{s}}dh(x)$이므로 $\displaystyle I_{D1}dx=\frac{\mu_{n}(eN_{d})^{2}W}{\epsilon_{s}}\{ah(x)dh(x)-\{h(x)\}^{2}dh(x)\}$이고 이 식을 채널길이를 따라 적분하면 $$\begin{align*}I_{D1}&=\frac{\mu_{n}(eN_{d})^{2}W}{\epsilon_{s}L}\left\{\int_{h_{1}}^{h_{2}}{ahdh}-\int_{h_{1}}^{h_{2}}{h^{2}dh}\right\}\\&=\frac{\mu_{n}(eN_{d})^{2}W}{\epsilon_{s}L}\left\{\frac{a(h_{2}^{2}-h_{1}^{2})}{2}-\frac{(h_{2}^{2}-h_{1}^{2})}{3}\right\}\end{align*}$$ 이다. $$h_{2}^{2}=\frac{2\epsilon_{s}(V_{DS}+V_{bi}-V_{GS})}{eN_{d}},\,h_{1}^{2}=\frac{2\epsilon_{s}(V_{bi}-V_{GS})}{eN_{d}},\,V_{p0}=\frac{ea^{2}N_{d}}{2\epsilon_{s}}$$ 이므로 $$I_{D1}=\frac{\mu_{n}(eN_{d})^{2}Wa^{3}}{2\epsilon_{s}L}\left\{\frac{V_{DS}}{V_{p0}}-\frac{2}{3}\left(\frac{V_{DS}+V_{bi}-V_{GS}}{V_{p0}}\right)^{\frac{3}{2}}+\frac{2}{3}\left(\frac{V_{bi}-V_{GS}}{V_{p0}}\right)^{\frac{3}{2}}\right\}$$ 이고 이때 $\displaystyle I_{P1}=\frac{\mu_{n}(eN_{d})^{2}Wa^{3}}{6\epsilon_{s}L}$를 핀치오프 전류라고 한다. 그러면 $$I_{D1}=I_{P1}\left\{3\left(\frac{V_{DS}}{V_{p0}}\right)-2\left(\frac{V_{DS}+V_{bi}-V_{GS}}{V_{p0}}\right)^{\frac{3}{2}}+2\left(\frac{V_{bi}-V_{GS}}{V_{p0}}\right)^{\frac{3}{2}}\right\}$$ 이고 이 식은 $0\leq|V_{GS}|\leq|V_{p}|$, $0\leq V_{DS}\leq V_{DS}(\text{sat})$인 경우에만 타당하다. 만약 $0\text{V}$전압을 인가시킨 공핍영역을 무시하거나 $V_{GS}$와 $V_{bi}$양쪽이 $0\text{V}$이면, JFET에서 핀치오프 전류 $I_{P1}$이 최대 드레인 전류가 된다.

$I_{D1}$의 식은 비포화 영역에서 한쪽만의 n채널 JFET의 전류-전압 관계이다. 양면의 대칭적 JFET의 경우 총 드레인 전류는 $I_{D2}=2I_{D1}$이다. $I_{D1}$식을 $$I_{D1}=G_{01}\left\{V_{DS}-\frac{2}{3}\sqrt{\frac{1}{V_{p0}}}\{(V_{DS}+V_{bi}-V_{GS})^{\frac{3}{2}}-(V_{bi}-V_{GS})^{\frac{3}{2}}\}\right\}$$ 로 나타낼 수 있고, $\displaystyle G_{01}=\frac{\mu_{n}(eN_{d})^{2}Wa^{3}}{2\epsilon_{s}LV_{p0}}=\frac{e\mu_{n}N_{d}Wa}{L}=\frac{3I_{p1}}{V_{p0}}$이며 채널 컨덕턴스는 $\displaystyle g_{d}=\frac{\partial I_{D1}}{\partial V_{DS}}|_{V_{DS}=0}$이다. $\displaystyle g_{d}=\frac{\partial I_{D1}}{\partial V_{DS}}|_{V_{GS}=0}=G_{01}=G_{01}\left\{1-\left(\frac{V_{bi}-V_{GS}}{V_{p0}}\right)^{\frac{1}{2}}\right\}$이고 $V_{bi}$와 $V_{GS}$모두 $0\text{V}$라면 $G_{01}$은 채널 컨덕턴스이고 채널 내부에 공간전하가 존재하지 않으면 이 조건은 유효하다. 

$V_{DS}=V_{DS}(\text{sat})=V_{p0}-(V_{bi}-V_{GS})$일 때 n채널 JFET에 대해 드레인이 핀치오프가 일어난다. 포화영역에서 $V_{GS}=V_{GS}(\text{sat})$이므로 포화 드레인 전류는 $$I_{D1}=I_{D1}(\text{sat})=I_{P1}\left\{1-3\left(\frac{V_{bi}-V_{GS}}{V_{p0}}\left(1-\frac{2}{3}\sqrt{\frac{V_{bi}-V_{GS}}{V_{p0}}}\right)\right)\right\}$$ 이고 이상적인 포화 드레인 전류는 드레인-소스 전압에 독립적이다. 다음 그림은 실리콘 n채널 JFET의 이상적인 전류-전압 특성을 나타낸 것이다.

JFET의 핀치오프 전압을 한 번 설계할 때 채널폭 $W$는 소자의 전류 능력을 결정하는 일차적인 설계변수이다.

지금까지 얻은 결과는 너무 복잡하기 때문에 이 결과의 근사치인 $\displaystyle I_{D}=I_{DSS}\left(1-\frac{V_{GS}}{V_{p}}\right)^{2}$를 사용한다. 여기서 전류 $I_{DSS}$는 최대 드레인 전류로 $\displaystyle I_{D1}(\max)=I_{P1}\left\{1-3\frac{V_{bi}}{V_{p0}}\left(1-\frac{2}{3}\sqrt{\frac{V_{bi}}{V_{p0}}}\right)\right\}$이고 $V_{GS}$는 게이트-소스 전압, $V_{p}$는 핀치오프 전압이다. n채널 공핍형 JFET의 경우 $V_{GS}$와 $V_{p}$는 둘 다 음(-)이며, p채널 공핍모드 소자의 경우는 둘 다 양(+)이다. 다음의 그림은 앞에서 얻은 본래의 결과와 근사한 결과를 비교하여 나타낸 것이다.

전달 컨덕턴스는 JFET의 트랜지스터 이득이다. 게이트 전압이 드레인 전류를 결정하고 $\displaystyle g_{m}=\frac{\partial I_{D}}{\partial V_{GS}}$로 정의한다. 

비포화 영역에서 n채널 공핍형 소자에 대한 드레인 전류의 식으로부터 같은 영역에서 트랜지스터의 전달 컨덕턴스는 $$g_{mL}=\frac{\partial I_{D1}}{\partial V_{GS}}=\frac{3I_{P1}}{V_{p0}}\sqrt{\frac{V_{bi}-V_{GS}}{V_{p0}}}\left\{\sqrt{\left(\frac{V_{DS}}{V_{bi}-V_{GS}}\right)+1}-1\right\}$$ 이고 $V_{DS}\,\rightarrow\,0$일 때 $$g_{mL}\approx\frac{3I_{P1}}{2V_{p0}}\cdot\frac{V_{DS}}{\sqrt{V_{p0}(V_{bi}-V_{GS})}}=\frac{G_{01}V_{DS}}{2\sqrt{V_{p0}(V_{bi}-V_{GS})}}$$ 이며 포화영역에서 전달 컨덕턴스는 $$g_{ms}=\frac{\partial I_{D1}(\text{sat})}{\partial V_{GS}}=\frac{3I_{P1}}{V_{p0}}\left(1-\sqrt{\frac{V_{bi}-V_{GS}}{V_{p0}}}\right)=G_{01}\left(1-\sqrt{\frac{V_{bi}-V_{GS}}{V_{p0}}}\right)$$ 이다. 앞에서 이용한 근사방법으로부터 $\displaystyle g_{ms}=-\frac{2I_{DSS}}{V_{p}}\left(1-\frac{V_{GS}}{V_{p}}\right)$이고 $V_{p}$가 n채널 JFET의 경우는 음(-)이기 때문에 $g_{ms}$는 양(+)이다.

여기까지 pn JFET에 대해서 설명했다. MESFET는 pn접합을 쇼트키 장벽의 정류성 접합으로 대체한 것을 제외하고 pn JFET와 동일한 기본소자이다. MESFET는 보통 GaAs로 제작하고 n채널과 기판 사이에는 어떠한 공핍영역이 존재하지 않고, 공핍모드 소자로 한정하며, 게이트-소스 전압은 JFET를 차단한다고 가정한다.

n채널 MESFET의 경우 문턱전압은 $V_{bi}-V_{T}=V_{p0}$ 또는 $V_{T}=V_{bi}-V_{p0}$으로 정의한다. n채널 공핍형 JFET의 경우 $V_{T}<0$이며, 증가형 소자의 경우 $V_{T}>0$이고 증가형 n채널 JFET에 대해 $V_{bi}>V_{p0}$이다.

이상적으로 증가모드 소자의 전류-전압 특성은 공핍형 소자와 같고 실제 차이는 내부 핀치오프 전압의 상대적인 값이다. 포화영역에서의 전류는 $$I_{D1}=I_{D1}(\text{sat})=I_{P1}\left\{1-3\frac{V_{bi}-V_{GS}}{V_{p0}}\left(1-\frac{2}{3}\sqrt{\frac{V_{bi}-V_{GS}}{V_{p0}}}\right)\right\}$$ 이고 $V_{bi}=V_{T}+V_{p0}$이므로 $$I_{D1}(\text{sat})=I_{P1}\left\{1-3\left(1-\frac{V_{GS}-V_{T}}{V_{p0}}\right)+2\left(1-\frac{V_{GS}-V_{T}}{V_{p0}}\right)^{\frac{3}{2}}\right\}$$ 이고 이 식은 $V_{GS}\geq V_{T}$일 때 유효한 식이다.

트랜지스터(JFET)가 처음으로 도통할 때 $(V_{GS}-V_{T})\ll V_{p0}$이므로 $I_{D1}(\text{sat})$식을 테일러 급수로 확장하면 $\displaystyle I_{D1}(\text{sat})\approx I_{P1}\left\{\frac{3}{4}\left(\frac{V_{GS}-V_{T}}{V_{p0}}\right)\right\}^{2}$이고 $V_{GS}\geq V_{T}$에 대해 $\displaystyle I_{D1}(\text{sat})=\frac{\mu_{n}\epsilon_{s}W}{2aL}(V_{GS}-V_{T})^{2}$로 나타낼 수 있으며 간단히 $I_{D1}(\text{sat})=k_{n}(V_{GS}-V_{T})^{2}$로 나타내며 여기서 $\displaystyle k_{n}=\frac{\mu_{n}\epsilon_{s}W}{aL}$이고 이 값을 전도 파라미터(conduction parameter)라고 한다. 포화영역 안에서 동작하는 증가모드 소자의 전달 컨덕턴스는 $\displaystyle g_{ms}=\frac{\partial I_{D1}(\text{sat})}{\partial V_{GS}}=2k_{n}(V_{GS}-V_{T})$이다.

다음의 그림은 소스와 드레인 직렬 저항을 포함하는 n채널 pn JFET의 단면이고 기판은 반절연 GaAs 또는 p+형 기판이다.

다음의 그림은 JFET에 대한 소신호 등가회로이다.

$V_{g's'}$은 드레인 전류를 제어하는 내부 게이트-소스 전압이고 $r_{gs}$는 게이트-소스 확산 저항, $C_{gs}$는 접합 커패시터, $r_{gd}$는 게이트-드레인 저항성분, $C_{gd}$는 게이트-드레인 커패시터, $r_{ds}$는 한정된 드레인 저항성분, $C_{ds}$는 드레인-소스 기생 커패시터, $C_{s}$는 드레인-기판 사이의 커패시터이다.

위의 왼쪽 그림은 이상적인 소신호 등가회로로 모든 확산저항은 무한대, 직렬저항은 0, 저주파에서 커패시터는 개방회로가 되기 때문이다. 

소신호 드레인 전류는 $I_{ds}=g_{m}V_{gs}$이고, 위의 오른쪽 그림은 소스 직렬 저항의 효과를 나타낸 것으로 이때 $I_{ds}=g_{m}V_{g's'}$이다. $V_{gs}$와 $V_{g's'}$의 관계는 $$V_{gs}=V_{g's'}+(g_{m}V_{g's'})r_{s}=(1+g_{m}r_{s})V_{g's'}$$ 이다. 그러면 $\displaystyle I_{ds}=\frac{g_{m}}{1+g_{m}r_{s}}V_{gs}=g_{m}'V_{gs}$로 나타낼 수 있고 소스 저항은 유효 전달 컨덕턴스나 트랜지스터의 이득을 감소시킨다.

JFET에는 두 가지 주파수 제한인자가 있다. 첫 번째는 채널 주행시간이고 두 번째는 커패시터 충전시간이다. 다음의 그림은 우선적으로 커패시터를 포함하고 확산 저항들을 무시한 간략화한 등가회로이다.

출력전류는 단락회로 전류이고 입력신호전압 $V_{gs}$의 주파수가 증가함에 따라 $C_{gd}$, $C_{gs}$의 임피던스는 감소하고 $C_{gd}$를 지나는 전류는 감소한다. 커패시터 충전시간이 제한인자라면 차단주파수 $f_{T}$는 입력전류 $I_{i}$의 크기가 진성 트랜지스터의 이상적인 출력전류 $g_{m}V_{gs}$의 크기와 동일할 때의 주파수로 정의한다. 출력을 단락회로로 연결할 때 $I_{i}=j\omega(C_{gs}+C_{gd})V_{gs}$이고 $C_{G}=C_{gs}+C_{gd}$라 하면 차단주파수는 $|I_{i}|=2\pi f_{T}C_{G}V_{gs}=g_{m}V_{gs}$이고 $\displaystyle f_{T}=\frac{g_{m}}{2\pi C_{g}}$이다. 최대 허용 전달 컨덕턴스는 $\displaystyle g_{ms}(\max)=G_{01}=\frac{e\mu_{n}N_{d}Wa}{L}$이고 최소 게이트 커패시터는 $\displaystyle C_{G}(\min)=\frac{\epsilon_{s}WL}{a}$($a$는 최대 공간 전하폭)이므로 최대 차단주파수는 $\displaystyle f_{T}=\frac{e\mu_{n}N_{d}a^{2}}{2\pi\epsilon_{s}L^{2}}$이다.

참고자료:

Introduction to Semiconductor Devices, Neamen, McGraw-Hill

Semiconductor Devices and Physics 4th edition, Neamen, McGraw-Hill