[반도체] 17. JFET, MESFET(1)

[반도체] 17. JFET, MESFET(1)

1920~30년대에는 다음 그림(Lilienfeld 트랜지스터)의 트랜지스터를 구상하고 연구했다.

전압을 금속판에 인가해 금속 아래 반도체의 컨덕턴스를 변조시키고 옴(저항성) 접촉 사이의 전류를 조절했다. 이때에는 양호한 반도체 물질과 공정기술을 이용할 수 없었고 1950년대 이전까지는 소자에 대해 심각하게 고려하지 않았다. 

반도체 표면에 수직으로 인가한 전기장으로 반도체의 컨덕턴스가 변조하는 현상을 필드효과라고 한다. 이러한 트랜지스터는 다수캐리어인 하나의 캐리어만이 동작하기 때문에 단극성 트랜지스터라고 한다. 

접합 전기장효과 트랜지스터(JFET)에는 두 가지로 나뉜다. 하나는 pn접합 FET 또는 pn JFET, 다른 하나는 금속-반도체 전기장효과 트랜지스터(MESFET)이다.

pn JFET의 대칭적 소자의 간략화한 단면은 다음과 같다.

두 p영역 사이의 n영역은 채널로 알려져있고 이 n채널에서 다수 캐리어인 전자는 소스와 드레인 단자 사이에 흐른다. 소스는 외부회로에서 캐리어가 채널로 들어가는 단자이고, 드레인은 캐리어를 소자로부터 끌어들이는 단자이며, 게이트는 조절단자이다. 위의 그림에서 위 아래의 두 게이트 단자는 하나의 게이트 접속을 형성하기 위해 서로 연결한다. n채널 트랜지스터 내부에서 전도에 우선적으로 다수캐리어인 전자가 관련하기 때문에 JFET는 다수 캐리어 소자이다.

위의 그림은 게이트에 \(0\text{V}\)를 인가한 n채널 pn JFET이다. 소스가 접지 전위이고 낮은 양의 드레인 전압을 인가하면 드레인 전류 \(I_{D}\)는 소스와 드레인 단자 사이에서 생성된다. n채널은 저항과 같아서 낮은 \(V_{DS}\)값의 경우 \(I_{D}-V_{DS}\)특성은 거의 선형이다.

위의 그림처럼 소스와 드레인에 대해 pn JFET의 게이트에 전압을 인가하면 채널의 컨덕턴스가 바뀐다. 만약 n채널 pn JFET의 게이트에 음의 전압을 인가하면 게이트와 채널 사이의 pn접합은 역방향 바이어스로 인가된다. 이때 공간전하 영역이 넓어져서 채널영역이 좁아지고 n채널의 저항은 증가한다. 낮은 \(V_{DS}\)의 경우, \(I_{D}-V_{DS}\)곡선의 기울기는 감소한다.

만약 보다 높은 음의 게이트 전압을 인가하면 위의 그림처럼 기울기가 0이 된다. 역방향으로 인가시킨 게이트에서 채널 사이 공간전하 영역은 완전히 채널영역을 채우고 있고 이러한 상태를 핀치오프(pinchoff)라고 한다. 핀치오프에서 드레인 전류는 공핍영역이 소스와 드레인 단자를 격리시키기 때문에 전류는 0이다.

채널 내부에서 전류는 게이트 전압으로 조절한다. 기본적으로 트랜지스터의 동작은 소자의 다른 부분의 전압으로 한 부분의 전류를 제어한다. 이 소자는 정상적으로 ON이 되거나 공핍모드(depletion mode)소자이며, 이것은 소자를 차단하기 위해 게이트 단자에 전압을 인가해야 한다는 것을 의미한다. 게이트 전압을 0(\(V_{GS}=0\))으로 고정하고 드레인 전압이 변하는 상태를 고려하자

위의 그림은 0의 게이트 전압과 낮은 드레인 전압일 때의 경우이다. 

드레인 전류가 양(+)으로 증가할 때 게이트-채널 사이의 pn접합은 드레인 단자 근처에 역방향 바이어스가 증가해서 공간전하 영역은 채널 안으로 더욱 더 확장한다. 채널은 저항의 역할을 하고 유효채널 저항은 공간전하 영역이 넓어짐에 따라 증가하므로 \(I_{D}-V_{DS}\)특성의 기울기는 위의 오른쪽 그림처럼 감소한다. 따라서 유효채널저항은 채널길이를 변화시키고, 채널전류는 일정해야 하기 때문에 채널을 통한 전압강하는 위치에 따라 변한다.

드레인 전압을 더욱 증가시키면 위의 오른쪽 그림처럼 채널은 드레인 단자에서 핀치오프 된다. 드레인 전압이 계속 증가해도 드레인 전류의 증가는 더이상 일어나지 않는다. 핀치오프에서의 드레인 전압은 \(V_{DS}(\text{sat})\)로 나타낸다. \(V_{DS}>V_{DS}(\text{sat})\)일 때 트랜지스터(JFET)는 포화상태에 있다고 하며, 이러한 이상적인 경우 드레인 전류는 \(V_{DS}\)에 독립적이다. 겉보기에는 채널이 드레인 단자 근처에서 핀치오프 될 때 드레인 전류가 0일 것으로 예상되지만 실제로는 0이 아니다.

위의 그림은 채널에서의 핀치오프 영역을 확대한 그림이다. 길이 \(\Delta L\)을 갖는 공간전하 영역은 n채널과 드레인 단자를 분리시킨다. 전자는 소스에서부터 n채널을 통해 이동하고, 전기장 힘에 예속한 공간전하 영역으로 주입하여 전자가 드레인 접촉면으로 끌려 들어간다.

접합 전기장효과 트랜지스터의 두 번째 형태는 MESFET이다. pn접합 FET에서 게이트 접합은 쇼트키 장벽(금속과 n형 반도체의 접합)의 정류성 접촉으로 대체한다. 일반적으로 GaAs 또는 다른 화합물 반도체 재료를 주로 사용하고 다음의 그림은 GaAs MESFET의 간단한 단면도이다.

기판은 매우 높은 저항을 갖는 GaAs물질이고 높은 저항을 갖는 반절연체로 만들기 위해 에너지 밴드갭의 중심 가까이에 억셉터처럼 활동하는 Cr을 의도적으로 도핑한다. 이렇게 해서 기생 커패시턴스가 감소하고 제조공정이 단순해져서 주행시간이 짧고 빠르게 응답한다.

위 그림의 MESFET에서 역방향으로 인가시킨 게이트-소스 전압은 pn접합 FET처럼 채널 컨덕턴스를 변조시키는 금속 게이트 아래에 공간전하 영역을 유기시킨다. 인가한 음의 게이트 전압이 충분히 크면, 공간전하 영역은 기판까지 도달하고 이 조건을 핀치오프라고 한다.

위의 그림의 소자는 게이트 전압이 채널을 핀치오프 시키기 위해 인가해야 하기 때문에 공핍모드 소자이다.

진성물질로 반절연 기판을 취급하면 기판-채널-금속 구조의 에너지밴드 다이어그램은 다음과 같다.

채널과 기판 사이와 채널과 금속 사이에 전위장벽이 있기 때문에 다수캐리어인 전자는 채널영역에 갇히게 된다. 

다음의 그림은 \(V_{GS}=0\)에서 핀치오프가 일어나는 또다른 형태의 MESFET이다.

위의 왼쪽 그림은 체널의 두께가 0 바이어스인 공간전하 폭보다 더 작은 경우이다. 채널을 열기 위해서 공핍영역은 감소해야 하고 순방향 바이어스 전압을 게이트-반도체 접합에 인가해야 한다. 위의 가운데 그림은 문턱(threshold)이라 알려진 조건으로 낮은 순방향 전압을 인가할 때 공핍영역은 채널을 통해서만 확장한다. 문턱전압은 핀치오프 상태를 만들기 위해 인가해야 하는 게이트-소스의 전압이다. 이 n채널 MESFET에 대한 문턱전압은 n채널 공핍모드에 대한 음의 전압과 달리 양의 전압이다.

위의 오른쪽 그림은 더 큰 순방향 바이어스를 인가해서 채널영역이 열린 것을 나타낸 것이다. 이 소자는 n채널 증가형 MESFET이다.

증가형 p채널 MESFET와 증가형 pn접합 FET는 같이 제작할 수 있으며 증가형 MESFET의 장점은 회로에서 게이트와 드레인의 전압 극성을 동일하게 설계할 수 있다는 점이고 단점은 출력전압 진폭이 작은 것이다. 

위의 왼쪽 그림은 대칭적인 양면 pn JFET, 오른쪽 그림은 반절연 기판을 갖는 MESFET이다. 양면소자에서 드레인 전류는 \(I_{D2}=2I_{D1}\)이 되도록 \(I_{D1}\)에 의해 I-V특성을 유도한다. 이상적인 경우 한 면 소자의 기판에서 어떠한 공핍영역도 고려하지 않는다(무시한다). 

위의 왼쪽 그림은 간단하게 나타낸 n채널 pn JFET의 한 단면이다. p+게이트 영역과 기판 사이의 금속학적 채널두께는 \(a\), 한면 p+n접합의 유기 공핍영역 폭은 \(h\), 드레인-소스 전압은 0이라고 한다. 계단형 공핍 근사로 가정했을 때 공간전하폭은 \(\displaystyle h=\sqrt{\frac{2\epsilon_{s}(V_{bi}-V_{GS})}{eN_{d}}}\)이고 여기서 \(V_{GS}\)는 게이트-소스 전압, \(V_{bi}\)는 내부(built-in) 전위장벽이다. 역방향으로 인가시킨 p+n접합에 대해 \(V_{GS}\)는 음의 전압이어야 한다.

핀치오프에서 \(h=a\)이고 p+n접합을 가로지르는 전체 전위는 내부 핀치오프 전압이라 하고 \(V_{p0}\)로 나타내며$$a=\sqrt{\frac{2\epsilon_{s}V_{p0}}{eN_{d}}},\,V_{p0}=\frac{ea^{2}N_{d}}{2\epsilon_{s}}$$이고 내부 핀치오프 전압은 양의 값이다.

내부 핀치오프 전압 \(V_{p0}\)는 핀치오프에 도달하기 위한 게이트-소스 전압이 아니다. 핀치오프에 이르기 위해 인가해야 하는 게이트-소스 전압은 핀치오프 전압으로 묘사하고 턴-오프(turn-off) 전압 또는 문턱(threshold) 전압이라고 한다. 

핀치오프 전압은 \(V_{p}\)로 나타내고 \(V_{bi}-V_{p}=V_{p0}\) 또는 \(V_{p}=V_{bi}-V_{p0}\)로 정의하는데 n채널 공핍형 JFET에서 핀치오프에 이르기 위한 게이트-소스 전압은 음의 값을 가지므로 \(V_{p0}>V_{bi}\)이다.

드레인-소스 전압이 \(0\text{V}\)일 때 n채널과 p채널 JFET양쪽에 대해 핀치오프 전압을 결정한다. 게이트와 드레인 양쪽에 전압을 인가했을 때 공핍영역폭은 채널을 통과하는 길이에 따라 변한다. 다음의 그림은 n채널 소자에 대해 간략화한 기하학적 모양이다.

소스 끝에서 공핍폭 \(h_{1}\)은 \(V_{bi}\)와 \(V_{GS}\)의 함수이나 드레인 전압의 함수는 아니다. 드레인 단자에서의 공핍폭은 \(\displaystyle h_{2}=\sqrt{\frac{2\epsilon_{s}(V_{bi}+V_{DS}-V_{GS})}{eN_{d}}}\)이고 \(V_{GS}\)는 n채널 소자에서 음의 값을 갖는다는 점에 유의한다.

드레인 단자에서 핀치오프는 \(h_{2}=a\)일 때 일어난다. 이 지점에서 포화조건이라 알려진 핀치오프에 도달하기 때문에 \(V_{DS}=V_{DS}(\text{sat})\)이고 \(\displaystyle a=\sqrt{\frac{2\epsilon_{s}(V_{bi}+V_{DS}(\text{sat})-V_{GS})}{eN_{d}}}\)이므로 \(\displaystyle V_{bi}+V_{DS}(\text{sat})-V_{GS}=\frac{ea^{2}N_{d}}{2\epsilon_{s}}=V_{p0}\) 또는 \(V_{DS}(\text{sat})=V_{p0}-(V_{bi}-V_{GS})\)이고 이 시근 드레인 단자에서 핀치오프를 일으키는 드레인-소스 전압을 나타낸다. \(|V_{GS}|>|V_{p}|\)이면 이 식은 의미가 없다.

p채널 JFET에서 전압 극성은 n채널의 경우와 반대이고 \(V_{SD}(\text{sat})=V_{p0}-(V_{bi}+V_{GS})\)이며 소스는 드레인에 대해 양의 값을 갖는다.

참고자료:

Introduction to Semiconductor Devices, Neamen, McGraw-Hill

Semiconductor Physics and Devices 4th edition, Neamen, McGraw-Hill