22. BJT와 FET의 비교 및 FET의 장단점, JFET의 구조와 특성

22. BJT와 FET의 비교 및 FET의 장단점, JFET의 구조와 특성

BJT

BJT는 전류제어 소자로 출력전류는 입력전류의 영향을 받으며(\(I_{C}=\beta I_{B}\)), 전자와 정공 모두 전류에 기여하기 때문에 쌍극성 소자이다.

FET

FET는 전압제어 소자로 출력전류는 입력전압의 영향을 받으며(\(\displaystyle I_{D}=I_{DSS}\left(1-\frac{V_{GS}}{V_{p}}\right)^{2}\)), 다수 캐리어에 의해 전류가 흐르기 때문에 단극성 소자이다. 

n-채널(channel) FET는 전자에 의한 전류만이 존재하고(다수캐리어가 전자), p-채널(channel) FET는 정공에 의한 전류만이 존재한다(다수캐리어가 정공).

FET의 장점:

a) 입력 임피던스가 높아서 다단증폭기의 입력단으로 사용된다(BJT: \(1.5\text{k}\Omega\), FET: \(10\text{M}\Omega\sim10^{3}\text{G}\Omega\))

b) 온도에 대해 안정적이다.(온도가 상승하면 채널의 저항이 증가하게 되고, 전류가 감소해 열적으로 안정된다)

c) 제작이 간편하고 크기가 작다(높은 집적도) 

d) 잡음 발생이 적다.

FET의 단점:

a) 전압이득이 작다.

b) 높은 입력 커패시턴스 때문에 주파수 특성이 나쁘다.

c) 이득(gain)×대역폭(bandwidth) 값이 작다.

d) 정전기에 쉽게 손상된다(제너 다이오드 사용으로 방지한다).

e) 충격에 약하다.

FET의 종류(BJT와는 달리 종류가 다양하다)

a) 접합 전계효과 트랜지스터: JFET(Junction Field Effect Transistor)

b) 금속 산화물 반도체 FET: MOSFET(Metal Oxide Semiconductor FET)(증가형, 공핍형으로 나뉨)

c) 금속 반도체 FET: MESFET(Metal Semiconductor FET)(기본 반도체 재료로 GaAs가 사용된다)

-JFET의 구조와 특성

위의 그림은 n-채널 JFET의 구조를 나타낸 것이다. (S), (G), (D)는 JFET의 단자이고, 소스(S)는 다수캐리어가 유입되는 단자이고, 드레인(D)은 다수캐리어가 유출되는 단자, 게이트(G)는 채널과 다른 형의 반도체를 확산한 영역, 채널은 소스(S)에서 드레인(D)까지 다수캐리어가 지나는 영역으로 두 게이트(G) 사이에 존재한다.

게이트 (G)는 드레인(D)과 소스(S) 사이의 전류를 조절한다.(위의 그림에서 소스는 수도꼭지, 게이트는 수도꼭지의 핸들(물 조절 기능), 드레인은 하수구, 전류는 수돗물로 보면 된다)

바이어스가 없는 상태에서의 공핍영역은 다이오드와 동일하다.

동작원리:

1) \(V_{GS}>0\text{V},\,V_{DS}>0\text{V}\)(n-채널)

게이트(G)와 소스(S)사이에는 바이어스가 없고, 게이트(G)와 드레인(D)사이는 역방향 바이어스이므로 \(I_{G}=0\)이다. 전류 \(I_{D}=I_{S}\)는 \(n-\)채널 저항에 의해 결정되고, 드레인(D)과 소스(S) 사이에 \(V_{DD}\)가 인가되므로 드레인(D) 근처에서 역방향 바이어스가 더 크므로 공핍영역은 소스(S) 근처보다 드레인(D) 근처에서 더 넓다.

\(V_{DS}\)를 증가시키면 공핍영역이 채널을 완전히 막아버리는 현상(핀치오프(pinch-off) 현상)이 일어나서 \(V_{DS}\)를 계속 증가시켜도 \(I_{D}\)가 더 이상 증가하지 않고 일정하게 흐른다. 이 일정한 전류를 \(I_{DSS}\)(게이트(G)와 소스(S) 사이가 단락되었을 때, 드레인(D)에서 소스(S)로 흐르는 전류)라고 한다.(아래 그림 참고)

2) \(V_{GS}<0\text{V}\)

제어전압 \(V_{GS}\)에 의해 형성되는 전기장(역방향 바이어스로 인해 공핍영역에 이온들이 형성되어 생성된 전기장)의 영향에 의해 전류를 조절하므로 FET전압제어소자이다.

\(V_{GS}<0\text{V}\)일 때, 게이트(G)와 소스(S) 사이에 역방향 바이어스를 제공한다.

i) \(|V_{GS}|\)가 증가하면 채널의 유효폭이 감소해 드레인(D)과 소스(S)사이의 저항이 증가해서 \(I_{D}\)가 감소한다. \(V_{DG}=V_{DS}-V_{GS}\)이므로 \(|V_{GS}|\)보다 큰 -전압을 인가하면, \(V_{DG}\)는 +로 더 증가한다.(드레인(D)과 게이트(G) 사이에 보다 큰 역방향 바이어스)

ii) 계속 \(|V_{GS}|\)를 증가시키면 \(I_{D}=0\)이 되어 FET는 OFF가 되고, 이 때의 \(V_{GS}\)값을 핀치오프 전압 \(V_{p}\)라고 한다.

이때 \(V_{p}\)는 n-채널일 때는 음수, p-채널일 때는 양수이다.

iii) \(V_{GS}=0\text{V}\)일 때, 핀치오프현상이 일어나는 \(V_{DS}\)전압과 \(V_{p}\)의 크기는 같고, 부호는 다르다.

iv) Spec sheet에서 \(V_{p}\)를 \(V_{GS(\text{off})}\)로 표기한다.

i) \(0<V_{DS}<|V_{p}|\)일 때, 저항성 영역 또는 전압제어 저항영역이라고 한다. 고정된 \(V_{DS}\)에서 \(|V_{GS}|\)가 증가해서 기울기가 감소하고, 저항이 증가해 결과적으로 \(I_{D}\)가 감소한다.

ii) \(V_{DS}>|V_{p}|\)일 때, 선형증폭기영역, 포화영역, 정전류영역이라고 한다.

iii) \(V_{GS}>0\text{V}\): 항상 게이트(G)와 소스(S) 사이를 역방향 바이어스로 사용하기 때문에 이러한 전압은 인가하지 않는다.

p-채널 소자:

  위 왼쪽 그림은 p-채널 JFET이고, \(V_{GS}\geq0,\,V_{DS}<0\)이다. 오른쪽 그림은 \(I_{DSS}=6\text{mA},\,V_{p}=6\text{V}\)인 p-채널 JFET의 특성을 나타낸 그래프이다. 이때 회색 영역은 항복영역이다. n채널 소자의 경우도 충분한 전압 \(V_{DS}\)가 가해지면 항복영역에 도달하게 된다. 규격서에 \(V_{DS_{\max}}\)값이 제공되므로, 이 값을 이용하여 항복영역에 도달하지 않게 설계한다.

JFET의 기호:

위의 그림은 JFET를 기호로 나타낸 것으로 왼쪽은 n-채널, 오른쪽은 p-채널이다.

(a)회로에서 \(V_{GS}=0\text{V},\,V_{DS}\geq|V_{p}|\)이므로 \(I_{D}=I_{DSS}\)는 최대전류이고, (b)회로에서 \(|V_{GS}|>|V_{p}|\)이므로 \(I_{D}=0\), (c)회로에서 \(0\leq|V_{GS}|\leq|V_{p}|\)이므로 \(0\leq I_{D}\leq I_{DSS}\)이다.

참고자료:

Electronic Devices and Circuit Theory 11th edition, Boylestad, Nashelsky, Pearson